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Darío Alpern - Webmaster

Hardware del microprocesador 80386

Por Dario Alejandro Alpern

Terminales del 80386 DX

El 80386 DX está encapsulado en el formato PGA (Pin Grid Array) de 132 terminales. La distancia entre los terminales es de 0,1 pulgadas (2,54 milímetros). Los terminales se nombran mediante una letra y un número, como se puede apreciar en el siguiente gráfico:

Vcc Vss A8 A11 A14 A15 A16 A17 A20 A21 A23 A26 A27 A30 Vss A5 A7 A10 A13 Vss Vcc A18 Vss A22 A24 A29 A31 Vcc A3 A4 A6 A9 A12 Vss Vcc A19 Vss A25 A28 Vcc Vss D30 NC NC A2 Vss Vcc D29 Vcc Vss Vcc D31 D27 D26 Vss NC NC D28 D25 Vss Vcc INTR NC Vcc Vcc D24 ERROR NMI PEREQ Vss D23 Vcc Vss BUSY RESET D20 D21 D22 Vcc W/R LOCK Vss D17 D19 D/C Vss Vss D15 D16 D18 M/IO NC Vcc Vcc BE0 CLK2 Vcc D0 Vss D7 Vcc D10 D12 D14 BE3 BE2 BE1 NA NC NC READY D1 Vss D5 D8 Vcc D11 D13 Vcc Vss BS16 HOLD ADS Vss Vcc D2 D3 D4 D6 HLDA D9 Vss

pines 80386

En este caso el 80386 se ve desde la cara donde asoman los terminales (desde "abajo"). Nótese que al lado del pin A1 la diagonal que hace el borde es más pronunciada que en las otras tres esquinas. Esto sirve para la identificación mecánica del circuito integrado. La cápsula tiene forma cuadrada de 1,45 pulgadas (36,802 milímetros) de lado. En los terminales C3, C12, M3 y M12 hay una saliente en los costados para que no se ingrese el circuito integrado hasta el fondo del zócalo.

La distribución de los terminales según grupos funcionales es la siguiente (nota: si una señal tiene # al final indica que se activa cuando está en estado bajo):

Alimentación

El 80386 está implementado mediante la tecnología CHMOS III y tiene requerimientos modestos de potencia. Sin embargo, su alta frecuencia de operación y 72 buffers de salida (dirección, datos, control y HLDA) puede causar picos de potencia cuando los distintos buffers cambian de nivel (conmutan) simultáneamente. Para una distribución limpia de potencia, existen 20 terminales de Vcc (positivo) y 21 de Vss (referencia) que alimentan a las diferentes unidades funcionales del 80386. Los terminales de Vcc son: A1, A5, A7, A10, A14, C5, C12, D12, G2, G3, G12, G14, L12, M3, M7, M13, N4, N7, P2 y P8. Los terminales de Vss son: A2, A6, A9, B1, B5, B11, B14, C11, F2, F3, F14, J2, J3, J12, J13, M4, M8, M10, N3, P6, P14.

Las conexiones de potencia y masa se deben realizar a todos los terminales externos mencionados más arriba. En el circuito impreso, todos los terminales de Vcc deben conectarse a un plano de Vcc, mientras que los terminales de Vss deben ir al plano de GND.

Debe haber buenos capacitores de desacople cerca del 80386. El 80386 controlando los buses de datos y dirección puede causar picos de potencia, particularmente cuando se manejan grandes cargas capacitivas. Se recomiendan capacitores e interconexiones de baja inductancia para un mejor rendimiento eléctrico. La inductancia se puede reducir acortando las pistas del circuito impreso entre el 80386 y los capacitores de desacople tanto como sea posible.

Señal de reloj

La señal clock CLK2 provee la temporización para el 80386. Se divide por dos internamente para generar el reloj interno del microprocesador que se utiliza para la ejecución de las instrucciones. El reloj interno posee dos fases: "fase uno" y "fase dos". Cada período de CLK2 es una fase del reloj interno. Si se desea, la fase del reloj interno se puede sincronizar a una fase conocida aplicando la señal de RESET con los tiempos que se indican en el manual del circuito integrado. El terminal correspondiente es el F12.

Bus de datos

Bus de datos (D0 - D31): Estas señales bidireccionales proveen el camino de los datos de propósito general entre el 80386 y los otros dispositivos. Las entradas y salidas del bus de datos indican "1" cuando están en estado alto (lógica positiva). El bus de datos puede transferir datos en buses de 32 ó 16 bits utilizando una característica especial de este chip controlada por la entrada BS16#. Durante cualquier operación de escritura y durante los ciclos de halt (parada) y shutdown (apagado), el 80386 siempre maneja las 32 señales del bus de datos aunque el tamaño del bus (según las entrada BS16#) sea de 16 bits.

Los terminales son los siguientes:

¦  x  ¦  0 ¦  1 ¦  2 ¦  3 ¦  4 ¦  5 ¦  6 ¦  7 ¦  8 ¦  9 ¦
+-----+----+----+----+----+----+----+----+----+----+----¦
¦ D0x ¦ H12¦ H13¦ H14¦ J14¦ K14¦ K13¦ L14¦ K12¦ L13¦ N14¦
¦ D1x ¦ M12¦ N13¦ N12¦ P13¦ P12¦ M11¦ N11¦ N10¦ P11¦ P10¦
¦ D2x ¦ M9 ¦ N9 ¦ P9 ¦ N8 ¦ P7 ¦ N6 ¦ P5 ¦ N5 ¦ M6 ¦ P4 ¦
¦ D3x ¦ P3 ¦ M5 ¦    ¦    ¦    ¦    ¦    ¦    ¦    ¦    ¦

Bus de direcciones

Bus de direcciones (A2 - A31): Estas salidas de tres estados proveen las direcciones de memoria y de los puertos de entrada/salida. El bus de direcciones es capaz de direccionar 4 gigabytes de espacio de memoria física (00000000h-FFFFFFFFh) y 64 kilobytes de espacio de entrada/salida (00000000-0000FFFFh) para E/S programada. Las transferencias de E/S generadas automáticamente para la comunicación entre el 80386 y el coprocesador utilizan las direcciones 800000F8h-800000FFh, así que A31 en estado alto junto con M/IO# en estado bajo proveen la señal de selección del coprocesador.

Las salidas de habilitación de byte (BE0# a BE3#), indican directamente cuáles bytes del bus de datos de 32 bits son los que realmente se utilizan en la transferencia. Esto es lo más conveniente para el hardware externo.

La cantidad de habilitaciones de byte activos indican el tamaño físico del operando que se está transfiriendo (1, 2, 3 ó 4 bytes).

Cuando ocurre un ciclo de escritura de memoria o de E/S y el operando que se transfiere ocupa sólo los 16 bits más significativos del bus de datos (D16-D31), los datos duplicados se presentan simultáneamente en los 16 bits menos significativos (D0-D15). Se realiza esta duplicación para lograr un rendimiento óptimo en buses de 16 bits. El patrón de los datos que se repiten depende de las habilitaciones de byte activos en el ciclo de escritura:

Habilitaciones de byte ¦    Datos que se escriben     ¦  Duplicación
BE3# ¦BE2# ¦BE1# ¦BE0# ¦ D24-D31¦D16-D23¦D8-D15¦D0-D7 ¦  automática
-----+-----+-----+-----+--------+--------+------+------+-------------
Alto ¦Alto ¦Alto ¦Bajo ¦  indef ¦ indef ¦ indef¦   A  ¦      no
Alto ¦Alto ¦Bajo ¦Alto ¦  indef ¦ indef ¦   B  ¦ indef¦      no
Alto ¦Bajo ¦Alto ¦Alto ¦  indef ¦   C   ¦ indef¦   C  ¦      sí
Bajo ¦Alto ¦Alto ¦Alto ¦    D   ¦ indef ¦   D  ¦ indef¦      sí
Alto ¦Alto ¦Bajo ¦Bajo ¦  indef ¦ indef ¦   B  ¦   A  ¦      no
Alto ¦Bajo ¦Bajo ¦Alto ¦  indef ¦   C   ¦   B  ¦ indef¦      no
Bajo ¦Bajo ¦Alto ¦Alto ¦    D   ¦   C   ¦   D  ¦   C  ¦      sí
Alto ¦Bajo ¦Bajo ¦Bajo ¦  indef ¦   C   ¦   B  ¦   A  ¦      no
Bajo ¦Bajo ¦Bajo ¦Alto ¦    D   ¦   C   ¦   B  ¦ indef¦      no
Bajo ¦Bajo ¦Bajo ¦Bajo ¦    D   ¦   C   ¦   B  ¦   A  ¦      no
donde: D = Datos correspondientes a las posiciones D24-D31
C = Datos correspondientes a las posiciones D16-D23
B = Datos correspondientes a las posiciones D8-D15
A = Datos correspondientes a las posiciones D0-D7

Los terminales son los siguientes:

¦  x  ¦  0 ¦  1 ¦  2 ¦  3 ¦  4 ¦  5 ¦  6 ¦  7 ¦  8 ¦  9 ¦
+-----+----+----+----+----+----+----+----+----+----+----¦
¦ A0x ¦    ¦    ¦ C4 ¦ A3 ¦ B3 ¦ B2 ¦ C3 ¦ C2 ¦ C1 ¦ D3 ¦
¦ A1x ¦ D2 ¦ D1 ¦ E3 ¦ E2 ¦ E1 ¦ F1 ¦ G1 ¦ H1 ¦ H2 ¦ H3 ¦
¦ A2x ¦ J1 ¦ K1 ¦ K2 ¦ L1 ¦ L2 ¦ K3 ¦ M1 ¦ N1 ¦ L3 ¦ M2 ¦
¦ A3x ¦ P1 ¦ N2 ¦    ¦    ¦    ¦    ¦    ¦    ¦    ¦    ¦
¦ BEx#¦ E12¦ C13¦ B13¦ A13¦    ¦    ¦    ¦    ¦    ¦    ¦
Generación de A1 y A0 a partir de BE0#-BE3#:

            +----+
BE0# -------¦    ¦     +---+
            ¦NAND+-----¦NOT+----- A1
BE1# -------¦    ¦     +---+
            +----+


                    +----+
BE0# ---------------¦    ¦
                    ¦NAND+----+
BE2# ---------------¦    ¦    ¦  +----+
                    +----+    +--¦    ¦
                                 ¦NAND+---- A0
                    +----+    +--¦    ¦
BE0# ---------------¦    ¦    ¦  +----+
          +---+     ¦NAND+----+
BE1# -----¦NOT+-----¦    ¦
          +---+     +----+

Bus de Control

Señales de definición del ciclo de bus

Son cuatro: W/R#, D/C#, M/IO#, LOCK#). Estas salidas de tres estados definen el tipo de ciclo de bus que se está realizando. W/R# distingue entre ciclos de escritura y lectura, D/C# distingue entre ciclos de datos y de control, M/IO# distingue entre ciclos de memoria y de entrada/salida y LOCK# distingue entre ciclos de bus donde se bloquea (lock) o no el acceso a otros manejadores de bus (bus masters).

Las tres señales más importantes para definir el ciclo de bus son los tres primeros, ya que ésas son las señales que se activan cuando se activa la salida ADS# (ADdress Status output). La señal LOCK# se activa en el comienzo del primer ciclo de bloqueo, que, debido al pipelining, puede ocurrir después que se activó ADS#. La salida LOCK# se desactiva cuando se termina el último ciclo de bus bloqueado.

La siguiente tabla ocurre cuando se activa ADS# (ADS# = 0):

M/IO# ¦ D/C# ¦ W/R# ¦        Tipo de ciclo de bus       ¦  Bloqueado
------+------+------+------------------------------------+-----------
 Bajo ¦ Bajo ¦ Bajo ¦ Reconocimiento de interrupción    ¦      sí
 Bajo ¦ Bajo ¦ Alto ¦ No ocurre                         ¦      --
 Bajo ¦ Alto ¦ Bajo ¦ Lectura de área de E/S            ¦      no
 Bajo ¦ Alto ¦ Alto ¦ Escritura en área de E/S          ¦      no
 Alto ¦ Bajo ¦ Bajo ¦ Lectura de código (instrucciones) ¦      no
 Alto ¦ Bajo ¦ Alto ¦ Parada: Dirección = 2             ¦      no
      ¦      ¦      ¦         (BE0# Alto, BE1# Alto,    ¦        
      ¦      ¦      ¦          BE2# Bajo, BE3# Alto,    ¦        
      ¦      ¦      ¦          A2-A31 Bajo)             ¦        
      ¦      ¦      ¦ Apagado: Dirección = 0            ¦      no
      ¦      ¦      ¦          (BE0# Bajo, BE1# Alto,   ¦        
      ¦      ¦      ¦           BE2# Alto, BE3# Alto,   ¦        
      ¦      ¦      ¦           A2-A31 Bajo)            ¦        
 Alto ¦ Alto ¦ Bajo ¦ Lectura de datos de memoria       ¦    algunos
 Alto ¦ Alto ¦ Alto ¦ Escritura de datos en memoria     ¦     ciclos

Señales de control del bus

Las siguientes señales permiten que el procesador indique cuando comienza un ciclo y permite que otro hardware controle el pipelining de direcciones, el ancho del bus de datos y la finalización del ciclo del bus.

Estado de las direcciones (ADS#)
Esta salida triestado indica que se está enviando por los pines del 80386 las señales de definición del ciclo de bus y las direcciones (W/R#, D/C#, M/IO#, BE0#-BE3# y A2-A31). Es el terminal E14 en la figura que aparece más arriba
Reconocimiento de transferencia (READY#)
Esta entrada indica que el ciclo de bus actual está completo, y que los bytes indicados por BE0# a BE3# y BS16# son aceptados (caso de escritura) o entregados (caso de lectura). Si READY# se encuentra activo cuando lo muestrea el 80386 durante una lectura, el microprocesador guarda el dato y da por terminado el ciclo de bus, mientras que si lo encuentra activo en un ciclo de escritura, el procesador termina el ciclo de bus. La señal READY# se ignora en el primer estado del ciclo de bus (se muestrea a partir del segundo estado). READY# debe activarse para reconocer cualquier ciclo de bus (como aparece en la tabla que figura más arriba), incluyendo la indicación de parada (halt) y de apagado (shutdown). Este es el pin G13.

Pedido de la siguiente dirección (NA#)
Esta señal se utiliza para pedir pipelining de direcciones. Indica que el sistema está preparado para aceptar nuevos valores de BE0#-BE3#, A2-A31, W/R#, D/C# y M/IO# del 80386 aunque no se haya reconocido el final del presente ciclo de bus mediante el terminal READY#. Si esta entrada está activa cuando el 80386 pide una muestra de esta señal, se envía la siguiente dirección por el bus. El terminal correspondiente es el D13.
Tamaño del bus de 16 bits (BS16#)
Esta señal permite que el 80386 se pueda conectar tanto a buses de 32 bits como de 16 bits. Activando esta señal hace que el ciclo actual de bus utilice la mitad menos significativa (D0-D15) del bus de datos, correspondiente a BE0# y BE1#. No tiene ningún efecto si solamente BE0# y/o BE1# se activan en el ciclo. Sin embargo, durante los ciclos de bus donde se tendrían que activar BE2# y/o BE3#, la activación de BS16# hará que el 80386 realice los ajustes necesarios para la transferencia correcta de los bytes superiores usando solamente las señales D0-D15. Si el operando ocupa ambas mitades del bus de datos y se activa BS16#, el 80386 realizará otro ciclo de bus de 16 bits automáticamente. Se requieren algunas compuertas externas para generar las señales A1, BHE y BLE, que son las señales de los procesadores de 16 bits para la generación de direcciones (BHE = Byte High Enable, BLE = Byte Low Enable). Las compuertas necesarias para generar A1 y BLE# (o A0) se muestran más arriba, mientras que para generar BHE# se utiliza:

            +----+
BE1# -------¦    ¦     +---+
            ¦NAND+-----¦NOT+----- BHE#
BE3# -------¦    ¦     +---+
            +----+
El terminal correspondiente a BS16# es el C14.

Señales para arbitrar el bus

Aquí se describe el mecanismo por el cual el procesador cede el control de su bus local cuando se lo pide otro manejador de bus ("bus master").

Pedido de obtención del bus (HOLD)
Esta entrada indica que algún dispositivo aparte del 80386 necesita el control del bus. HOLD debe estar activo todo el tiempo en que otro dispositivo maneje el bus local. HOLD no se reconoce mientras está activa la señal RESET. Si se activa RESET cuando HOLD también lo está, RESET tiene prioridad y pone el bus en estado inactivo, en vez que en reconocimiento del pedido de obtención del bus, que se manifiesta por estar todas las salidas excepto HLDA en alta impedancia. HOLD es sensible al nivel y es una entrada sincrónica (depende de las fases del reloj). El terminal correspondiente a HOLD es el D14.
Reconocimiento del pedido de obtención del bus (HLDA)
El 80386 activa esta salida cuando ha cedido el control del bus local en respuesta a la entrada HOLD y se genera el estado de reconocimiento del pedido de obtención del bus. Este estado ofrece una aislación casi completa de las señales. HLDA es la única señal que genera el microprocesador. Las otras señales de salida o bidireccionales (D0-D31, BE0#-BE3#, A2-A31, W/R#, D/C#, M/IO#, LOCK# y ADS#) se ponen en el estado de alta impedancia así el otro manejador de bus puede controlarlos. Debido a esto, se recomienda poner resistores de pull-up de 20 Kohm en algunas señales (ADS# y LOCK#) para prevenir actividad espúrea cuando ningún manejador de bus (80386 o un dispositivo externo) genera la señal. Las entradas ERROR#, BUSY# y BS16# tienen una resistencia interna de pull-up de 20 Kohm aproximadamente, mientras que la entrada PEREQ tiene una resistencia de pull-down del mismo valor. El terminal correspondiente a HLDA es el M14.

Señales para la interfaz con el coprocesador

Aquí se describen las señales dedicadas a la interfaz con el coprocesador numérico. El 80386 se puede conectar tanto con el 80287 como con el 80387.

Pedido del coprocesador (PEREQ)
Cuando está activa, esta señal de entrada indica un pedido del coprocesador para que se transfiera un dato (operando) a/desde la memoria por el 80386. En respuesta, el 80386 transfiere la información entre el coprocesador y la memoria. Como el 80386 tiene almacenado internamente el código de operación del coprocesador que se está ejecutando, puede realizar la transferencia pedida en la dirección de memoria correcta y en el sentido correcto (lectura o escritura de memoria). El terminal correspondiente a PEREQ es el C8.
Coprocesador ocupado (BUSY#)
Cuando está activa, esta entrada indica que el coprocesador está ejecutando una instrucción y que no puede aceptar otra. Cuando el 80386 encuentra cualquer instrucción del coprocesador que opera en la pila de números (es decir, introducir o extraer de la pila, o instrucciones aritméticas) o la instrucción WAIT, se muestrea automáticamente esta entrada hasta que esté negada (estado alto). Esto permite que el coprocesador pueda terminar la ejecución de la instrucción en curso antes de que se le envíe la siguiente instrucción. Se permite la ejecución de las instrucciones FNINIT y FNCLEX aunque el coproceador esté ocupado, ya que estas instrucciones se usan para la inicialización y el borrado de las excepciones. BUSY# tiene una función adicional. En el flanco descendente de RESET se muestrea la señal. Si está en estado bajo, el 80386 realiza un test interno. Si está en estado alto, no ocurre el test. El terminal correspondiente a BUSY# es el B9.
Error del coprocesador (ERROR#)
Esta señal de entrada indica que la última instrucción del coprocesador generó un error de un tipo que no estaba enmascarado mediante el registro de control del coprocesador. Esta entrada se muestrea automáticamente cuando se encuentra una instrucción de coprocesador, y si está activa, el 80386 genera la excepción 16 para acceder el software que maneja el error. Algunas instrucciones del coprocesador, generalmente aquéllos que limpian los indicadores de errores numéricos o que salvan el estado del coprocesador, se ejecutan sin que el 80386 genere la excepción 16 aunque ERROR# esté activo. Estas instrucciones son: FNINIT, FNCLEX, FSTSW, FSTSW AX, FSTCW, FSTENV, FSAVE, FESTENV y FESAVE. ERROR# sirve para una función adicional. Si ERROR# está en estado bajo luego de 20 períodos de CLK2 después del flanco descendente de RESET y se mantiene en estado bajo por lo menos hasta que el 80386 comienza su primer ciclo, el microprocesador asume que hay un 80387 presente (pone el bit ET del registro CR0 a uno). De otra manera, supone que hay un 80287 o no hay coprocesador (pone dicho bit a cero). Por lo tanto, debe realizarse un test por software para distinguir entre un 80287 y la ausencia de coprocesador (en el último caso el programa deberá poner EM = 1). El terminal correspondiente a ERROR# es el A8.

Señales de interrupción

Las siguientes descripciones cubren entradas que pueden interrumpir o suspender la ejecución de la secuencia de instrucciones del microprocesador.

Pedido de interrupción enmascarable (INTR)
Cuando está activa, esta entrada indica un pedido de servicio de interrupción, que puede ser enmascarado mediante el indicador IF (bit 9 del registro de indicadores). Cuando el 80386 responde a la entrada INTR, realiza dos ciclos de reconocimiento de interrupción, y al final del segundo, guarda un vector de ocho bits para identificar la fuente que la circuitería externa debe ubicar en D0-D7. El estado de A2 diferencia entre el primero y el segundo ciclo: en el primero, la dirección que aparece en el bus es 4 (A31-A3 en estado bajo, A2 en estado alto, BE3#-BE1# en estado alto y BE0# en estado bajo), mientras que en el segundo es cero (A31-A2 bajo, BE3#-BE1# alto, BE0# bajo). INTR es sensible por nivel y se permite que sea asincrónica con respecto a la señal CLK2. Para asegurar que se reconozca INTR, la señal debe estar activa hasta que se produzca el primer ciclo de reconocimiento de interrupción. El terminal correspondiente a INTR es el B7.
Pedido de interrupción no enmascarable (NMI)
Esta entrada indica un pedido de servicio de interrupción que no puede ser enmascarado por software. El pedido se procesa utilizando el puntero o la compuerta en el elemento 2 de la tabla de interrupciones. Debido a que el vector es fijo, no se realizan ciclos de reconocimiento de interrupciones cuando se procesa NMI. NMI es sensible al flanco ascendente y se permite que se asincrónico con respecto a la señal CLK2. Para asegurar que se reconozca NMI, debe negarse por lo menos durante ocho períodos de CLK2 y luego activarse por lo menos ocho períodos. Una vez que comenzó el procesamiento de NMI, no se procesarán NMI posteriores hasta después de la siguiente instrucción IRET, que está típicamente al final de la rutina de interrupción. Si se activa otra vez NMI antes de ese momento, se "recordará" un flanco ascendente de NMI para su posterior procesamiento después que ocurra la instrucción IRET. El terminal correspondiente a NMI es el B8.
Inicialización del microprocesador (RESET)
El 80386 se inicializa activando RESET por 15 o más períodos de CLK2 (80 o más perídos de CLK2 antes de requerir el test de sí mismo). Cuando se activa RESET, se suspende cualquier operación que se esté realizando, las entradas se ignoran, y los otros terminales del bus se ponen en el estado indicado en la siguiente tabla:
Nombre del terminal  ¦  Nivel de la señal durante RESET
---------------------+------------------------------------
     ADS#            ¦                Alto
     D0-D31          ¦          Alta impedancia
     BE0#-BE3#       ¦                Bajo
     A2-A31          ¦                Alto
     W/R#            ¦                Bajo
     D/C#            ¦                Alto
     M/IO#           ¦                Bajo
     LOCK#           ¦                Alto
     HLDA            ¦                Bajo
Si RESET y HOLD se activan simultáneamente, RESET tiene prioridad aunque el 80386 estuviera en el estado de reconocimiento de pedido de obtención del bus (HOLD Acknowledge) antes de que se active RESET.

RESET se activa por nivel y debe ser sincrónico con respecto a la señal CLK2. Si se desea, se puede lograr que el reloj interno del microprocesador se pueda sincronizar con la circuitería externa si se asegura que el flanco descendente de RESET cumple con condiciones apropiadas.

Si se pidió un test interno, el valor de EAX al ejecutarse la primera instrucción debe ser cero si el 80386 está bien. Otro valor indica que el chip está fallado. Si no se mantuvo RESET en estado alto durante el mínimo de 80 ciclos de CLK2, el valor que entrega el test en EAX puede ser distinto de cero aunque el 80386 esté bien.

Los otros registros después de RESET tienen los siguientes valores: IP = 0000FFF0h, CS = F000, DS = ES = FS = GS = SS = 0000h, DH = Identificador de componente (vale 3 para indicar 80386), DL = Identificador de revisión. Además todos los bits definidos del registro de indicadores y del registro CR0 se ponen a cero. El valor inicial de los otros registros no está definido.

El terminal correspondiente a RESET es el C9.

Terminales sin conexión

El 80386 posee ocho terminales que no están conectados interiormente (llamados N.C.). Deben quedar desconectados exteriormente. Estos terminales son: A4, B4, B6, B12, C6, C7, E13 y F13.

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